【NEWS】重大突破！美科学家实现1nm晶体管！

美国劳伦斯伯克力国家实验室 Lawrence Berkeley National Laboratory www.lbl.gov）（简称伯克利国家实验室）今天宣布实现全球最小的晶体管！该实验室利用二维材料技术用二硫化钼、碳纳米管和二氧化绝缘体锆实现了栅极长度1nm的晶体管。该成功公布在最新一期《科学》杂志上。

参与该项目的人员有Sujay B. Desai1,2,3, Surabhi R. Madhvapathy1,2, Angada B.Sachid1,2, Juan Pablo Llinas1,2, Qingxiao Wang4, Geun Ho Ahn1,2, Gregory Pitner5,Moon J. Kim4, Jeffrey Bokor1,2, Chenming Hu1, H.-S. Philip Wong5, Ali Javey1,2,3,*等等。

劳伦斯伯克利国家实验室是一个隶属于美国能源部的国家实验室，从事非绝密级的科学研究。它坐落在加州大学伯克利分校的中心校园内，位于伯克利山的山顶。该实验室现由美国能源部委托加州大学代为管理。

在集成电路领域，特征尺寸是指半导体器件中的最小尺寸。在CMOS工艺中，特征尺寸典型代表为“栅”的宽度，也即MOS器件的沟道长度。一般来说，特征尺寸越小，芯片的集成度越高，性能越好，功耗越低。

集成电路制造涉及到各种尺寸：衬底的厚度、PN结的深度、金属连线的宽度、氧化物膜的厚度、MOS-FET沟道的长度等等。这其中最小的尺寸往往就是最小线条的宽度，俗称“线宽”。这个“线宽”其实是作为栅极的多晶硅的宽度，也就是晶体管的沟道长度。

从图中可以看出，对于MOS-FET来说，栅极线条的宽度就是晶体管沟道的长度。根据MOS-FET的原理，在栅极加上一定电压后能促成沟道的形成，沟道形成后载流子能在两个有源区之间流动，就形成电流，相当于开启了晶体管。目前集成电路已经发展到10nm工艺，很多人认为到7nm工艺将达到物理极限。

首席研究员阿里Javey表示我们展示了1nm栅晶体管，显示只要有合适的材料，还是有很多空间可以压缩现有产品尺寸的。

我们都知道沟道长度缩小也会带来一系列负面效应，统称为“短沟道效应”。例如在沟道短到一定程度时，源与漏之间会存在漏电流，即使撤掉了栅极电压，也可能关不断MOS管，漏电流的存在会使电路的静态功耗增大，为了降低“短沟道效应”带来的负面影响，需要在器件结构、制造工艺等方面进行改进。

研究人员表示某些二维材料，包括二硫化钼，具有比硅更小的介电常数、更大的带隙和更大的载流子有效质量。

“在这里，我们证明了使用的单壁碳纳米管作为栅电极与1nm的物理栅极长度的MoS 2晶体管。这些超短器件表现出与〜65mV / decade的近乎理想亚阈值摆幅和〜106的通断电流比开关优良特性。仿真结果表明处于关闭状态的有效渠道长度是3.9nm的和在“开”的状态长度是1nm。”他说。(原文英文--“Here, we demonstrate MoS2 transistors with a1nm physical gate length using a single-walled carbon nanotube as the gateelectrode. These ultra-short devices exhibit excellent switching characteristics withnear ideal sub-threshold swing of ~65mV/decade and an on-off current ratio of~106. Simulations show an effective channel length of ~3.9nm in the Off state and~1nm in the ‘on’ state,” said the research team in the abstract of Science paper‘MoS2 transistors with 1-nanometer gate lengths‘.)

目前采用FinFET工艺的集成电路已经发展到10nm，现在伯克利国家实验室用二维方法实现了1nm 集成电路，也意味着未来集成电路工艺尺寸还可以进一步缩小。